本發明涉及一種模擬無線多徑衰落信號的裝置,其特征在于,衰落信號的發生是基于多抽樣率信號處理結構的,通過對預存于存儲單元中的具有固定最大多普勒頻移的衰落信號進行時分復用讀取,并同時控制各條路徑的讀取速度來實現上采樣操作,得到具有所設定最大多普勒頻移的衰落信號的并行輸出;信號的分路與延時在一個多徑數字延時器中進行,通過控制多個串聯的雙口RAM的初始寫地址和多個多路選擇器的選擇控制信號來產生具有不同時延功率譜結構的信道模型.多徑衰落信道模擬器直接在基帶實現,在系統驗證時它置于I/Q調制器之前,其輸入端無頻率搬移模塊.該裝置已經在一片FPGA芯片上實現.