我們不斷向先進的CMOS的微縮和新存儲技術的轉(zhuǎn)型，導致半導體器件結(jié)構(gòu)的日益復雜化。例如，在3D NAND內(nèi)存中，容量的擴展通過垂直堆棧層數(shù)的增加來實現(xiàn)，在保持平面縮放比例恒定的情況下，這帶來了更高深寬比圖形刻蝕工藝上的挑戰(zhàn)，同時將更多的階梯連接出來也更加困難。人們通過獨特的整合和圖案設計方案來解決工藝微縮帶來的挑戰(zhàn)，但又引入了設計規(guī)則方面的難題。 二維 (2D) 設計規(guī)則檢查 (DRC) 已不足以用來規(guī)范設計以達成特定性能和良率目標的要求。同時完全依賴實驗設計 (DOE) 來進行工藝表征和優(yōu)化也變得難以操作。以往工程師通過運用DOE實驗來節(jié)省工藝研發(fā)的成本和時間，而現(xiàn)在他們需要進行數(shù)以百計的DOE才能達到目的，這反而需要大量的時間和物料，包括晶圓。